Xilinx FPGA中LVDS的使用

xilinx 7 Series - Kintex7 325T
vivado 2019.2

LVDS

7 Series FPGA中的LVDS设计，遵守EIA/TIA电气规格。在IOBs中使用电流驱动模型的LVDS。并具备终端电阻可选的特性。

I/O BANK

LVDS I/O标准只能在HP I/O BANK中使用。此时若IO配置为输出(outputs)或双向(bidirectional)状态时，V_{cco}必须是1.8V供电。

LVDS_25 I/O标准只能在HR I/O BANK中使用。此时若IO配置为输出(outputs)或双向(bidirectional)状态时，V_{cco}必须是2.5V供电。

LVDS及LVDS_25 I/O BANK描述如下图所示。

LVDS Input

下图描述了一种方法用于LVDS信号输入到FPGA。使用一个外部电路，对输入信号进行交流耦合和直流偏置。

• 电阻推荐使用10K-100KΩ，交流耦合电容建议使用100nF。
• 所有元件在实际中应该放置在靠近FPGA输入端口。

参考

• 43989 - 7 Series, UltraScale, UltraScale+ FPGAs and MPSoC devices - LVDS_33, LVDS_25, LVDS_18, LVDS inputs and outputs for High Range (HR) and High Performance (HP) I/O banks (xilinx.com)
• 7 Series FPGAs SelectIO Resources User Guide (UG471 (v1.10) May 8, 2018)
• 关于LVDS的硬件总结_lvds电平标准_于-此的博客-CSDN博客